Prepara el bolsillo para los Core Ultra 400S: Intel usará un 57% más de silicio en las CPU Nova Lake con bLLC para gaming frente a las normales

La filtración de la semana pasada sobre el área de los distintos Compute Tile según si tenían bLLC (o no) despejó todas las dudas acerca de lo que podemos esperar con la arquitectura Nova Lake y sus Core Ultra 400S como CPU enfocadas para gaming y HEDT. Lo que tenemos hoy encima de la mesa es la precisión milimétrica de aquello, porque las cifras concretas han sido reveladas y evidencian que Intel va a tener un problema de costes, ya que usará hasta un 57% más de silicio en las CPU Nova Lake que integren bLLC frente a las que no lo hagan.

Y sin embargo, al mismo tiempo, las áreas que vamos a ver son realmente un paso adelante para los azules de la mano de TSMC, pero dado el precio de las obleas para fabricar el N2, es más que probable que los precios terminen por ser mucho más altos de lo que a los azules les gustaría.

Intel a por el todo o nada: 17% menos de silicio frente a Arrow Lake-S, 57% entre la versión bLLC y la normal

El leaker Golden Pig Upgrade ha lanzado otra novedad a modo de filtración matizando los datos que vimos hace días, además, siendo totalmente específico. Como vimos, se dijo que la matriz de la versión normal del Compute Tile "pequeño" iba a ser de 110 mm2, mientras que la versión con bLLC llegaría a los 150 mm2, y hablamos con números sobre el papel de cómo esos 40 mm2 iban a ser cruciales.

Lo que dedujimos, acertadamente, es que no habría caché vertical, sino que la bLLC es una caché masiva a modo de upgrade que, lógicamente, ha hecho que Intel tenga que fabricar dos Compute Tile distintos gastando más silicio en Nova Lake con dicha bLLC.

Lo que ahora sabemos es que esas métricas que se dieron en su momento eran aproximaciones, así que aunque lo que dedujimos es totalmente válido, en costes, hay subidas y bajadas, a saber:

• Intel Nova Lake-S Compute Tile sin bLLC para 8 x P-Cores + 16 x E-Cores -> 14,8 mm x 6,6 mm para un área total de 97,68 mm2
• Intel Nova Lake-S Compute Tile con bLLC para 8 x P-Cores + 16 x E-Cores -> 14,8 mm x 10,4 mm para un área total de 153,92 mm2

Esto nos dejaría que en las versiones Dual Base Tile pasamos a 195,36 mm2 y en su versión con bLLC hasta los 307,84 mm2. Viendo en frío las dimensiones, parecen gigantes, pero realmente no es así, puesto que en la versión sin bLLC, sabiendo que integra los mismos 36 MB de L3 y mismo número de Cores en total para el Compute Tile, hablamos de una reducción del 17% al enfrentar el N3B contra el N2.

El problema del precio y del añadir la bLLC, AMD va a ser mucho más barata en costes

Aunque en aquel momento dejamos caer que la opción más sensata para Intel era esta en términos de costes y rendimiento, así como calor generado, AMD busca sobre todo el tener un precio final para el usuario menor, y ahí la caché vertical, por su concepto de SRAM, es más óptima.

Principalmente porque el nodo de alto rendimiento les permite reducir a la mínima expresión el chiplet de turno, mientras que la SRAM vertical puede ser fabricada en un nodo más barato. La parte negativa es el encarecimiento del sistema en su conjunto, y el añadir algo de calor extra al conjunto, que en este caso, al estar debajo del die principal y vistas las tres versiones que tienen preparadas para Zen 6 y sobre todo Zen 7, este efecto se paliará en parte.

Lo que debemos saber es, a modo comparativo, que los porcentajes al comparar áreas van a disparar, o contener, los costes, según se mire. Por ello, vamos con algunas comparativas rápidas en cuanto a áreas, incluyendo a Arrow Lake-S para ver las diferencias entre Compute Tile en N3B vs N2, así como incluiremos Zen 5 y Zen 6 en sus versiones sin 3D V-Cache y con 3D V-Cache. Comenzaremos con Arrow Lake vs Nova Lake y de ahí saltaremos a AMD:

Como se puede ver, el salto del N3B al N2 le supondrá a Intel, concretamente, un 16,5% menos de área a usar en cada Compute Tile, que no en todos los silicios y conjunto de Base Tile. A partir de ahí, el resto de versiones, tanto con Single Base Tile con bLLC como Dual Base Tile con o sin caché adicional, disparan los costes.

Intel Nova Lake vs Zen 6, con y sin bLLC frente a los Ryzen 11000 y Ryzen 11000 X3D

Aquí todo se pone interesante, porque en área y costes estimados, si no vamos muy mal encaminados con estos últimos, los precios pueden ser bastante orientativos según las diferencias porcentuales, calculando que la SRAM vertical en Zen 6 será fabricada en el N4, que debe ser lo más cercano en PDK por coste al N2. Esto por supuesto, es hipotético, estamos teorizando, pero ya vimos algo similar con Zen 5, así que haciendo los cálculos correspondientes en área y lógica, el N4 debería ser el indicado y escogido.

Hay que tener en cuenta que en ninguno de los casos estamos hablando de costes totales o áreas totales, simplemente comparamos Compute Tile con CCD, obviando el resto de silicios de cada procesador. Primero vamos con la tabla comparativa de Nova Lake sin bLLC frente a Zen 6 sin caché vertical con costes aproximados:

Como vemos, las versiones normales y más baratas para las configuraciones más altas de 24 Cores vs 12 Cores disparan los costes en Intel en un impresionante +28,8%, y en los 48 Cores vs 24 se va hasta un +35,9%, así que vamos a ver cómo cambia el panorama al incluir bLLC y caché vertical en Nova Lake y Zen 6 con áreas y costes aproximados.

Aquí los datos son mucho más densos y dan para un montón de reflexiones interesantes, que por supuesto, esperamos compartáis en los comentarios. Los más obvios son ese +56,1% al comparar la versión bLLC con un Base Tile frente a un CCD X3D entre Nova Lake y Zen 6, porque la diferencia de costes es de más del doble frente a la del área (+19,1%).

El diseño de AMD sigue siendo más óptimo en costes, el de Intel puede ofrecer un mejor rendimiento y temperatura final

Lo que hay que tener claro es que la SRAM en el N4 abarata muchísimo lo que AMD tiene que pagar por cada CCD con caché vertical, mientras que Intel, al no disponer de una versión así, que llegará hipotéticamente en Titan Lake, tiene que usar el nodo más caro pagando un precio altísimo por incluir en cada Compute Tile esos 108 MB extra de L3.

El caso más relevante es el del Dual Base Tile frente a los 2 CCD con caché vertical, máximos exponentes del rendimiento, que dicho sea de paso, puede que no veamos por simples costes. El motivo es la segmentación, pero también hay que decir que si uno lanza dicha CPU al mercado, es posible que el otro, su rival, se vea abocado a responder. En ese caso, Intel usaría un 18,8% más de área disparando los costes un 65%.

Precisamente por ello, es más que probable, como ha pasado en Zen 5, que no se lance el hipotético Ryzen 11950X3D V2, como tampoco el Core Ultra 490K V2, o como se vaya a llamar, que tampoco está claro. Sea como fuere Intel ha disparado los costes frente a AMD en la comparativa de Compute Tile vs CCD, habrá que hacer lo mismo cuando sepamos los costes según el área para el resto de silicios de la CPU.

Lo que podemos asegurar es que los azules gastarán más por cada procesador ya acabado, y para competir en precio lo tendrán difícil. Veremos si el supuesto rendimiento extra compensa lo que puede hacer Nova Lake frente a Zen 6.