En las tarjetas gráficas de AMD y NVIDIA de esta nueva generación hemos visto, sobre todo en el caso de las RTX 50, distintos problemas con el PCIe 5.0 y CEM 5.1. El caso del bus del PCI-SIG es el ejemplo perfecto: dos gráficas que cumplen al pie de la letra con sus normas se comportan como el día y la noche. Una funciona estable, incluso con un riser de por medio; la otra provoca reinicios, ráfagas de corrección de errores y hasta pantallas negras. El motivo no es un error de los fabricantes, sino unas especificaciones demasiado permisivas del PCI-SIG que deja en manos del azar la fiabilidad de un estándar que viaja a 32 GT/s y que sitúa este problema lejos del alcance de AMD y NVIDIA, ya que es algo ligado a la especificación del PCIe 5.0.
Si algo ha quedado claro es que tolerancia no es sinónimo de robustez, sino más bien lo contrario. Lo hemos visto con el conector 12VHPWR y el 12-2x6, pues bien, tenemos un nuevo caso con CEM 5.1. Con PCIe 5.0, la historia se repite en el borde de la tarjeta, la llamada mating interface, donde los fabricantes se escudan para hacer lo que hacen, y el usuario sufre las consecuencias.
Como a muchos les puede sonar todos esto, pero no lo sitúa jerárquicamente, un resumen rápido. PCI-SIG es la organización que crea y publica los estándares, en este caso, de PCIe 5.0 y las demás versiones, mientras que CEM 5.1 es un documento que existe para delimitar aspectos dentro de PCIe 5.0 en cuanto a lo físico, a lo eléctrico, del conector que tendrán las placas base y las tarjetas gráficas.
Con esto claro en cuanto a lo jerárquico del asunto, vamos con lo que ha descubierto Igorlab's, porque es de traca y a más de uno no le va a gustar si ha comprado una gráfica actual RTX 50 o RX 9000, y tiene la mala suerte de encontrarse con estos problemas, que nada tienen que ver realmente con AMD o NVIDIA como diseñadores de las GPU.
El problema encontrado, a grosso modo, es que el estándar CEM 5.1 fija márgenes amplísimos tanto en anchura de los finger del conector PCIe, como en separación, suficientes para garantizar la compatibilidad mecánica, pero desastrosos en términos eléctricos. O lo que es igual, hay fabricantes que se ciñen más a la normativa por abajo (acercan los "pines" al crearlos) y otros por arriba (los alejan).
Todos hemos leído sobre los errores con las RTX 50, que curiosamente, han sido mucho menores con las RX 9000. Problemas de velocidad, pantallas negras, reinicios aleatorios, y siempre con un denominador común como solución: pasar de PCIe 5.0 a PCIe 4.0 en la BIOS/UEFI de la placa base. Y tiene sentido si vemos datos al microscopio entre varios modelos de gráficas a comparar en este tema de las tolerancias del PCI-SIG con CEM 5.1.
Igor lo deja claro: una tarjeta con separación entre fingers de 0,503 mm presenta un acoplamiento más bajo que el valor nominal, y por tanto opera sin ruido extra. En cambio, otra tarjeta con apenas 0,358 mm de separación dispara el acoplamiento un 40% y genera cerca de 3 dB adicionales de diafonía en el extremo cercano. Esto es dramático para la estabilidad.
A frecuencias de hasta 16 GHz, con transiciones de 25 a 30 picosegundos para estas gráficas, esos 3 dB extra no son un matiz, son más bien la diferencia entre un enlace estable y un festival de errores ya descritos arriba, como timeouts del driver y el temido VIDEO_TDR_FAILURE explicado más arriba.
Lo curioso es que el ensanchamiento de los fingers, que a simple vista podría parecer una mejora, en realidad no aporta nada con resortes idénticos. El área de contacto efectiva depende de la fuerza del resorte y del llamado Hard Gold, no de que el finger sea medio milímetro más ancho. En consecuencia, la única variable decisiva es la separación: si el GAP es demasiado estrecho, la diafonía se dispara y el enlace, con su estabilidad, se hunde.
Las propias normas dan pie a este problema. Con una separación nominal de 0,40 mm y tolerancias habituales de ±0,05 mm, el rango permitido va de 0,35 a 0,45 mm. Eso equivale a variaciones de acoplamiento del +14% al –11%, lo que ya representa unos 2 dB de margen eléctrico. Y no olvidemos el resto de variables a sumar en el proceso de creación del conector, como los procesos de fabricación como chaflanes, chapados en oro y ligeras desviaciones de alineado. Tremendo sin duda.
El resultado es que un lote entero de tarjetas puede salir con valores tan al límite que un simple riser o un slot PCIe desgastado bastan para que empiecen los problemas, sobre todo en placas antiguas o con muchas gráficas conectadas y desconectadas a sus espaldas.
¿Qué solución hay entonces? Pues endurecer las tolerancias del estándar a unos niveles de exigencia más altos.
Al parecer, con una ventana de ±0,025 mm para la separación, acompañada de guías de masa estrictas bajo los contactos y un control más fino del chapado, sería perfectamente alcanzable con técnicas como laser direct imaging o deposición galvánica controlada.
Sabemos que los fabricantes de PCB de primer nivel (ASUS, MSI y GIGABYTE) ya pueden hacerlo, aunque implica procesos adicionales y más controles de calidad. Sí, esto supone un ligero aumento de costes para el usuario, los cuales no debería de pasar de unos pocos dólares, pero se evitarían todos los problemas, y además, las marcas no tendrían que tramitar cientos o miles de RMA, ni tendrían mala reputación al evitarse estos problemas con el PCIe 5.0 tanto en tarjetas gráficas de AMD, como de NVIDIA o Intel.
Mientras PCI-SIG siga apostando por tolerancias mecánicas tan amplias sin tener en cuenta la realidad eléctrica, el riesgo de pantallas negras y enlaces inestables, reinicios aleatorios o un rendimiento por debajo del esperado seguirá recayendo en los usuarios, que son los que pagan a precio de oro (nunca mejor dicho) el hardware.
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