Los AMD Ryzen 9000X3D tendrán un nuevo tipo de memoria vertical 3D fabricada por TSMC

Las imágenes del die shot que hemos visto esta mañana para Zen 5 y su CCD dejan una gran arquitectura a la vista por parte de AMD, que curiosamente no se está viendo recompensada en rendimiento, al menos, a la altura de lo que se ha hecho en el silicio. Pero dichas imágenes, dada su gran calidad y resolución (1,6 GB) han dejado otra incógnita en el aire: ¿qué va a pasar con los Ryzen 9000X3D y su 3D V-Cache? Pues que al parecer tendrán una nueva memoria SRAM con varias mejoras clave.

La información no es mucha, y todo parte desde el punto de vista óptico, a ojo, de lo que podemos ver en las imágenes de Fritzchens Frickr, que como siempre nos trae todos los entresijos de los silicios con su cámara. Visto el CCD y la disposición de elementos, hemos de comentar algo que ya incidimos en dicho artículo: la caché L3 ha reducido considerablemente su tamaño.

Zen 5 ha optimizado el área de distinta manera, logrando que la L3 ocupe un menor espacio

El CCD de Zen 5 es realmente más cuadrado que el de Zen 4, que es más rectangular. Lo que podría parecer cosa de reasignación de elementos tiene algo más que ocultar, puesto que el PCB tiene una serie de condensadores que los Ryzen 7000 no obtienen, y al ser el mismo socket AM5, tiene que ver con la integridad de los Ryzen 9000 en exclusiva.

La parte de los FADD + FMAC ahora ocupa más espacio físico, por lo que al duplicar sus elementos a cuatro "grupos" de 256 bits lo más lógico era ganar espacio "hacia arriba", de ahí la forma cuadrada y no rectangular.

Todos los elementos han sufrido reestructuración por ello, pero esto no sería noticia, y menos después del artículo del die shot, si no fuese porque la L3 presenta una característica curiosa: ocupa menos área total, entre un tercio y un cuarto menos que en Zen 4.

Sobra decir que esto es relevante para la caché vertical que debe ir encima de ella, porque con menos área, ¿cómo va a hacer AMD y TSMC para colocar nada menos que el doble de tamaño encima?

De 24 mm2 a 15,7 mm2

Desde High Yield tenemos algunas métricas concretas para entender qué está pasando y cuál puede ser el movimiento de AMD y TSMC. En Zen 4 el área total que ocupaba la L3 área de 24 mm2, mientras que en Zen 5 es de 15,7 mm2, es decir, no solamente es más alargada que cuadrada, sino que también ocupa mucho menos espacio. ¿Cuál es el problema?

Pues que esta reducción de tamaño y optimización de la L3 trae consigo un problema anexo: hay menos espacio físico para incluir TSV. De hecho, el recuento de TSV en un Ryzen 7 7800X3D es de 24.070 (3.000 TSV por partición de L3, 56 en SMU y 14 en otras áreas) casi el doble en el 7950X3D y 7900X3D al tener dos CCD.

Este número nos orienta para entender qué está ocurriendo con Zen 5 cuando sabemos que el número, según los primeros sondeos (se va contando manualmente, a ojo), es de unos 9.000 más o menos, y claro, la caché sigue siendo, en teoría, el doble de la L3 de los Ryzen 9000. En la imagen superior se aprecia en morado perfectamente dónde están las TSV y el área que ocupan entre Zen 4 y Zen 5.

Además, TSMC y AMD han conseguido, otra vez, reducir el tamaño de las TSV. Las imágenes y el análisis de High Yield gracias Frickr revelan que de 5 x 5 micrones se pasan a 3 x 3 micrones, es decir, el tamaño se ha reducido un 40%.

Además, ahora no vienen con un circuito impreso de Entrada y Salida, lo que sugiere un nuevo tipo de memoria SRAM de 3D V-Cache, una nueva generación.

Opción 1: ¿Un salto litográfico para la SRAM 3D V-Cache?

Teniendo en cuenta que Zen 3 y Zen 4 tuvieron un die a modo de SRAM 3D V-Cache fabricado a 7 nm estando los CCD a 7 nm y 5 nm respectivamente, el salto litográfico en Zen 5 nos lleva al N4P de TSMC, por lo que AMD tendrá que mover ficha "litográficamente" hablando con todos los cambios que hemos visto.

Sabiendo que en SRAM TSMC N7 consiguió un tamaño de celda de 0,027 micrómetros, que N5 bajó hasta los 0,021 micrómetros (-7,4%) y que N3 apenas escala con 0,0199 micrómetros (-5%), lo máximo que podría hacer AMD para restar área es fabricar la SRAM de 64 MB en el N3P (misma métrica que N3B) y conseguir casi un 12,5% más de área disponible.

Teniendo en cuenta que la reducción del área de la L3 original, la que está en el CCD, es de un -34,5% entre Zen 4 y Zen 5, el paso litográfico en la caché vertical 3D nos daría un poco menos de la mitad el área que AMD necesita. Esto es clave, porque evitaría pasar de la L2 al colocar la caché vertical con sus TSV encima, no invadiendo el centro de cada Core, sean 6 núcleos lo que tenga el procesador u 8.

Opción 2: ¿Y si en vez de 64 MB incluyesen dos pilas de 32 MB por CCD como si fuese memoria HBM?

Sería la opción más sensata y barata, quizás la menos popular, pero también cuadraría según los últimos rumores de mayores frecuencias en las versiones X3D de estos Ryzen 9000 y la capacidad de overclock. Hasta ahora las versiones con caché vertical no permitían ser overclockeadas por la posible inestabilidad con esta caché, pero, ¿y si simplemente se incluyen 32 MB y no se abarca la L2 de los núcleos quedando todo alineado justamente encima de la propia L3.

Sería como tener una especie de memoria HBM apilada por capas. De hecho, al reducirse tanto el tamaño de las TSV y su cantidad, sugiere que podríamos ver no una capa de SRAM, sino quizás dos de 32 MB en vez de una de 64 MB.

La tecnología existe, concretamente con SoIC-X, desde 2020, es decir, no es nueva, lleva dos generaciones con AMD y está depurada. Solo hay que saber que el paso entre bumps se reduce a cada salto litográfico, por ejemplo, es de 9 micrómetros para un die SRAM en el N7, y de 6 micrómetros si el die está fabricado con el N6.

Además, TSMC ya demostró con HBM que estaba en pruebas para pasar de esos 6 micrómetros hasta 0,9 micrómetros, algo que podría conseguir tras estos 4 años de desarrollo. De hecho, las primeras pruebas argumentaron que con N3 se conseguía 4,5 micrómetros, y con N2 sobre 3 micrómetros, nada mal.

Además, sabiendo que los Ryzen 9000 vienen con el N4P podemos saber su Bottom Die (sobre 6 micrómetros) y su Bond Pitch (sobre 9 micrómetros) dando un tamaño de retícula de 0,4.

El problema está en la altura de las bumps, que hasta ahora eran de 50 micrones, pero podrían haberse reducido. Esto es debido a que la suma de las capas no es tan determinante como la altura que proporcionan las bumps, así que si se han reducido, podríamos ver una nueva memoria vertical 3D V-Cache por parte de AMD y TSMC para los Ryzen 9000X3D.

De hecho, el usar TSV más pequeñas y finas es el primer paso para permitir más capas, mejorando la densidad de la interconexión entre dichas capas, y al mismo tiempo, ayuda a la disipación térmica.

Opción 3: las dos anteriores son válidas si se combinan para dar vida a los Ryzen 9000X3D con esta nueva 3D V-Cache

Aunque parezca mentira, las dos opciones nombradas anteriormente son compatibles. De hecho, TSMC habló de una matriz superior de un tamaño de retícula con una inferior de otro nodo, es decir, el CCD está fabricado en el N4P y la SRAM estaría fabricada en N3B, por ejemplo, o N3P, o cualquiera de sus variantes.

El hecho de que AMD haya incluido un menor número de TSV y además de un tamaño mucho más pequeño solo indica que la matriz superior, es decir, la 3D V-Cache de los Ryzen 9000X3D debería ser en un nodo inferior, y más caro obviamente. El problema es que si van a incluir 2 capas de SRAM a rango de 32 MB cada una, con mismas dimensiones, ¿para qué usar N3 cuando puedes usar el mismo N4P y hacerlo todo más barato? La respuesta es un problema de altura máxima, disipación y resistencia.

Unas TSV más pequeñas, como las que se ven, requieren por norma general, y según TSMC, un nodo más denso que permita reducir el área total y mejorar la eficiencia. Así se puede enviar la misma energía a mismo voltaje, o ser más eficiente, además, reduciendo el grosor de la SRAM, que es vital en SoIC-X.

A esto le podemos sumar el hecho de que TSMC ha declarado oficialmente que puede trabajar con SoIC-X con hasta 4 capas en SRAM, donde con AMD solo ha usado de momento 2 con sus Ryzen X3D. Por tanto, podríamos estar viendo una mezcla de estos dos conceptos a modo de una SRAM en una versión del N3 (o N5 si fuese suficiente) con otra SRAM encima exactamente igual, cada una con 32 MB, mismo ancho y largo, mismos 15,7 mm2 de área que la L3 original del CCD, logrando algo que ya vimos con Zen 4 en parte, por ejemplo.

De nuevo, esto también explicaría las mayores velocidades en los Ryzen 9000X3D, puesto que estas tecnologías unidas para la nueva 3D V-Cache lo permitirían, incluso el overclock. Dicho todo esto, lo único malo sería el precio y la supuesta temperatura de más, algo que, si estamos en lo cierto, habrá que valorar llegado el momento, incluso si AMD opta por SRAM con N4P.