Intel Nova Lake-S no tendría caché vertical, pero sí bLLC con 144 MB de L3, y el cómo lo van a hacer es tan simple como brillante

Lo que se acaba de filtrar es de esa información que da mucho juego, y confieso que he trabajado más de lo que debería para lanzar una hipótesis, que si un servidor acierta, espero que sea útil de cara al futuro de aquellos compradores que estén dudando entre Intel Nova Lake o AMD Zen 6 como arquitecturas para sus próximas CPU y PC. HXL ha publicado una información ultra jugosa: el tamaño del Compute Tile de Nova Lake para la versión de 8 x P-Core + 16 x E-Core, con y sin bLLC en cuanto a área total, y sí, Intel no tendrá caché vertical, pero al mismo tiempo si incluirá dicha bLLC con 144 MB de L3.

No, no estoy loco, y creedme que le he dado vueltas al asunto con tres hipótesis que, números en la mano y cálculos durante algo más de dos horas me han llevado a esta conclusión. Acertaré, o no, pero desde luego por puro coste, rendimiento y latencia, sin olvidar el posicionamiento por gamas de los hipotéticos Core Ultra 400S, tiene todo el sentido del mundo.

Intel Nova Lake-S no tendrá caché vertical, pero sí bLLC donde el Compute Die tendrá dos tamaños diferentes

Lo primero y más importante, la filtración. HXL, tal y como muestra su tweet superior afirma lo siguiente:

• NVL 8+16 Die TSMC N2 ~110+mm2
• NVL 8+16 bLLC Die TSMC N2 ~150+mm2

Traducido al castellano más llano y para los más neófitos pido disculpas por adelantado porque tenemos que dar por supuesto prácticamente todo sin entrar en demasiadas explicaciones, viene a decir lo siguiente:

Nova Lake en su configuración de 8 x P-Core + 16 x E-Core en su Compute Tile tendrá dos tamaños distintos según si incluye bLLC o no, siendo fabricados ambos silicios bajo TSMC N2, a saber, 110 mm2 sin bLLC y 150 mm2 con bLLC.

Los entendidos lo habrán leído a la primera, el resto solo tiene que entender una cosa: hay 40 mm2 entre un Compute Tile y otro, pero... ¿Qué tiene de especial esto? Pues que llevamos teorizando, dando por sentado desde hace más de un año, que Intel iba a incluir caché vertical como hace AMD con sus Ryzen X3D.

Y claro, si es vertical, ¿cómo es posible que haya una diferencia de nada menos que 40 mm2 si AMD usa exactamente el mismo CCD y a misma área total para su caché vertical? Señoras, señores, aquí comienza la hipótesis, y les pido humildemente que se agarren a sus asientos y cojan palomitas, porque lo que un servidor va a decir es disruptivo y muy largo de explicar: no hay caché vertical en Nova Lake-S, pero sí bLLC.

Intel no quiere usar caché vertical, pero necesita más caché para competir con los Ryzen X3D

Si has torcido la boca o levantado la ceja, te comprendo, pero he barajado datos en mano tres posibles hipótesis, de las cuales, solo voy a explicar con detalle la que creo correcta, siendo estas las siguientes:

• Habría caché vertical, pero esos 40 mm2 suponen un die superior inmenso y un Compute Tile específico para lograr los 144 MB de L3 totales.
• La caché no sería vertical, sería lateral y se estaría sumando al Compute Tile como un silicio anexo interconectado entre Base Tile y un Bus D2D mejorado y ultra rápido con un Clock muy alto.
• No hay silicio extra, no hay caché vertical ni lateral, simplemente es una expansión interna de la L3 dentro del Compute Tile, transversal, troncal y totalmente transparente para el software y SO.

La opción 1 con la caché vertical se descartaría porque supone un coste tremendo, desmesurado. ¿Por qué? Pues hay que ir al 285K para entenderlo. El packaging size de Nova Lake-S es exactamente el mismo que en Nova Lake-S, es decir, 45 mm x 37,5 mm, y por ello, los disipadores y bloques son compatibles, ya que las dimensiones de las CPU y el socket son idénticas. Intel solo añade más pines para entregar más energía, pasando de 1851 a 1954, de ahí la posibilidad de los consumos que vimos esta semana de hasta 700W en PL4 y sobre 400 a 450W en PL2.

Añadir un silicio extra a modo de caché vertical y encima ampliar el Compute Tile en 40 mm con el coste de TSMC N2, y suponiendo que se use N3B para la L3 extra, es desperdiciar una cantidad impresionante de dinero. Por contextualizar, AMD con Zen 6, a mismo nodo, tendrá un área para cada CCD de 12 Cores con 48 MB de L3 de 76 mm2. Intel va a meter 24 Cores en 110 mm2 sin bLLC, así que añadir caché vertical con esas dimensiones es inviable por precio. La diferencia de ayer a hoy es, obviamente, saber que el área es de 110 mm2.

La opción 2 con la caché lateral es todavía más descabellada, porque implica latencia, sea mayor o menor, pero reduciría los costes ostensiblemente frente a la opción 1. El problema aquí es el ancho de banda y la latencia resultante, puesto que hablamos de otro silicio pegado al Compute Tile y conectado por las dos vías descritas. Más barato, sí, pero menos eficiente y con menor rendimiento, aunque más fresco.

Tras una cantidad ingente de cálculos solo me quedó pensar en una tercera solución... ¿Cómo van a hacerlo? ¿Cómo se justifica el aumento de área de 40 mm2 sin elevar costes y sin perder nada de rendimiento? Como suele pasar, la opción más simple es la ganadora, y eso es algo que a AMD le ha dado un resultado increíble en los últimos años.

Un breve repaso histórico para entender de dónde venimos y a dónde vamos con Nova Lake-S

Aquí es cuando comes más rápidamente las palomitas y donde se pone interesante como hipótesis. La opción más simple llega desde lo visto en las últimas tres arquitecturas, es decir, Lunar Lake, Arrow Lake y Panther Lake. Aunque es cierto que el cambio fundamental ocurrió en Alder Lake-S.

Si recordamos, y los más avispados lo harán, con Rocket Lake (Core 11) Intel dividió los núcleos físicamente hablando mediante el Ring Bus central acercando la L3 en toda su longitud a este, pero con los Core 12 realizó el cambio más grande de la arquitectura, y no, no fue incluir los E-Core, pero es cierto que motivaron el cambio.

Dicho cambio fue incluir la L3 en ese bus central que dividía por la mitad los clúster de núcleos, haciendo un único bloque lógico (no físico como tal, eso llegó con Arrow Lake) que aunaba tanto el Ring Bus como la mal llamada bLLC.

Esto, que parece tan obvio ahora, no lo es, porque ya sabemos los problemas que tuvieron con dicho Ring Bus y la disposición de clústeres entre P-Core y E-Core con la latencia, donde el bus penalizaba a los que estaban más alejados, físicamente hablando, del D2D. Intel solucionó esto en Meteor Lake, pero al ser la primera arquitectura MCM tuvo el problema de la latencia entre Tiles, creando un desbarajuste que para gaming no era lo más óptimo.

Lunar Lake solucionó el problema añadiendo los LPE-Core dentro del Compute Tile mediante un NoR ("Network on Ring", ahora llamado Scalable Fabric) dejando el Clúster sin acceso a la L3, a la que solo podían acceder los P-Core y E-Core, pero manteniendo un Ring Bus sumado a dicha caché donde no solo se conectaban verticalmente, sino también lateralmente en lo que denominaron como Bidirectional Ring Interconnect. Para ello, Intel movió los siguientes elementos más cerca de la caché L3, que como hemos dicho, cruza y "toca" todos los P-Core y E-Core al estar dividiéndolos en dos grupos simétricos:

• Memory Execution Cluster
• Mid-Level Cache Controller (MLC)
• In-Die Interconnect Interface
• Ring Stop

Esto no fue de golpe, sino con el paso de las arquitecturas hasta llegar al último escalón con Panther Lake, y con ello, al presente. Con todo esto, lo realmente importante es que el salto para entender Nova Lake y lo que va a hacer Intel este 2026 se produjo desde Arrow Lake hacia Lunar Lake, donde aunque la primera llegara más tarde, su diseño era anterior, porque ahí es donde Intel unió el Ring Bus y la L3 en un solo bloque.

Intel ampliará la L3 troncal creado un PDK con dos librerías distintas para cada Compute Tile

Es vital que entiendas lo que hemos comentado en la historia de todo esto de la L3, porque ahora volvemos al presente, o al menos, cerca del presente, ya que como sabemos, la diapositiva sobre este párrafo evidencia lo que ahora sabemos con la filtración de HXL: los dos Compute Tile son distintos en área, en tamaño físico. El diagrama no era una exageración, no era figurado, no era mentira, son dos diseños distintos, lo que genera dos librerías parecidas, pero distintas, para un mismo PDK.

¿Cómo he llegado a esta hipótesis? Porque la manera de optimizar todo y cuadrar el círculo es la más simple: tener dos Compute Tile distintos como muestra la imagen. La diferencia, obviamente, es la L3, porque el número de núcleos y disposición es idéntico, y entonces, ¿cómo va a añadir Intel esta bLLC si no es vertical y horizontal?

Simple: ampliando la L3 troncal. Aquí es donde llegan los números, procura no perderte. Sabemos por lo dicho anteriormente que físicamente las CPU tendrán la misma área de 45 x 37,5, sabemos que Arrow Lake-S y su Compute Tile fue creado en N3B y tiene los mismos 8 x P-Core + 16 x E-Core con un área para dicho Tile de 114,18 mm2, mientras que en 2 nm y Nova Lake a mismo recuento de Cores con el N2 de TSMC obtenemos 110 mm2 sin bLLC, o 150 mm2 con bLLC de 144 MB en total.

Sabiendo que TSMC N2 tiene un tamaño de celda de SRAM por bit de entre 0,019 a 0,021 µm2, lo que nos deja un área bruta por MB contando solo las celdas de entre 0,16 a 0,18 mm2, el área real de la SRAM con lógica de control y un overhead plausible nos da como resultando, en el mejor de los casos, 0,25 mm2, y en el peor 0,30 mm2.

Dada la diferencia de 40 mm2 entre Compute Tile esto nos deja dos posibles variantes hipotéticas, o en su defecto, rangos intermedios que, normalmente, no se cumplen, ya que en caso de dudar siempre se hacen los cálculos con el peor valor:

• 40 mm² / 0,30 mm2 por MB = 133 MB de L3
• 40 mm² / 0,25 mm2 por MB = 160 MB de L3

El problema es que esto no cuadra, porque la L3 total por Compute Tile es de 144 MB, lo que nos dejaría a la variante sin bLLC a cero, y eso, por pura lógica, es imposible, ¿qué está fallando entonces?

No todo el incremento del área es SRAM, hay muchos mm2 destinados a lógica asociada

Los 133 MB en el caso menos optimista o los 160 MB de L3 en el más optimista responden al hecho de que esos 40 mm2 fuesen puramente SRAM, pero esto jamás es así. Aquí tenemos que suponer algo anexo a la arquitectura y que no sabemos a ciencia cierta: la cantidad de L3 en la versión sin caché adicional bLLC, es decir, en las CPU sin caché extra.

Esto corresponde a la microarquitectura de ambos tipos de núcleos, porque los P-Core "Coyote Cove" y E-Core "Arctic Wolf" de Nova Lake estipulan los mismos 36 MB de L3 que en Arrow Lake. Suponiendo esto, y ya estamos especulando con nula mejora aquí, de esos 144 MB de L3 con bLLC nos quedarían, obviamente, 108 MB a añadir en la L3 troncal. Es decir, Nova Lake tendrá, en teoría, 36 MB de L3 + 108 MB de bLLC en los modelos más rápidos para gaming.

Entonces, si esto es así, y de ahí el tamaño físico en área de los dos Compute Tile de 110 mm2 a 150 mm2, esos 40 mm2 de diferencia para esos 108 MB se repartirían, sabiendo el área real por MB en el N2, así:

• Área para 108 MB = 108 × (0,25 o 0,30) = 27,0 mm2 o 32,4 mm2
• Área restante para lógica = 40 – (27,0 o 32,4) = 13,0 mm2 o 7,6 mm2

Suponiendo que nos ponemos en el peor de los casos, es decir, 0,30 mm2 por MB, tendríamos 32,4 mm2 para esos 108 MB y 7,6 mm2 para la lógica que se necesita añadir esa L3 troncal. ¿Por qué optamos por el escenario menos optimista? Pues porque una bLLC aumentada partiendo de un diseño de L3 central necesita ampliar, entre otras cosas, las siguientes:

• Directorios distribuidos
• Estructuras de coherencia ampliadas
• Slices adicionales
• Interconexión más ancha
• Buffers y colas más grandes

Esto, por pura técnica de grabado en SRAM y diseño de las librerías, aumenta bastante el overhead por MB e Intel seguramente no quiera penalizar la interfaz ni la velocidad de acceso hacia los P-Core y E-Core, por no hablar de costes y Yields.

La bLLC de Nova Lake sería una L3 masiva dentro del propio Compute Tile

Por lo tanto, habiendo calculado incluso costes de por medio para las tres hipótesis (no vamos a entrar en eso porque se hace eterno el artículo, y ya es largo) la más rentable y que cuadra el círculo en todos los aspectos es esta: no hay caché vertical, no hay caché horizontal, es simplemente una L3 masiva a modo de ampliación de esos 36 MB descritos en base a una nueva librería para crear dos tipos de Compute Tile.

La idea sobre el papel es brillante, simple, reduce costes, reduce latencia, reduce consumo, simplifica la fabricación, mejora la producción de los chips, mantiene el Yield y todo generando menos calor, menos resistencia al paso del mismo hacia el IHS y requiriendo menos voltaje final sin penalización de tiempos de acceso o frecuencia final para los núcleos.

Por no hablar de que es totalmente transparente para el Sistema Operativo, porque realmente es una ampliación física de la L3 dentro del Compute Tile, donde cada P-Core y E-Core tienen más MB disponibles con el mismo tiempo de acceso, velocidad y latencia. Es tan simple que cuesta de verlo, pero porque partíamos de un enfoque incorrecto, y en cambio, es la opción más probable sobre el papel.

Por eso hay dos diseños de Base Tile, por eso hay dos diseños de Compute Tile, por eso la GPU más lenta se coloca en el Base Tile con el Compute Tile de Nova Lake que integra la bLLC, y viceversa, la GPU más potente, con más Xe Cores bajo Xe3P se incluirá con el Base Tile y Compute Tile sin bLLC.

El espacio físico es el mismo, Intel va a jugar con el área de cada Tile, y por eso en la versión Dual Base Tile ho habrá problemas de coherencia entre ellos, simplemente, porque la bLLC no es un problema, es una solución. Si esto es así, AMD va a tener un grandísimo enemigo con Nova Lake-S y sus variantes para portátiles y consolas portátiles, al menos, si acertamos en toda esta hipótesis.