CXL 4.0 es oficial: hasta 128 GT/s, optimización de la desagregación de memoria para aceleradores y CPU, PPR y enlaces nativos X2

En los últimos años hemos visto cómo la interconexión entre chips se ha convertido en el verdadero cuello de botella de la computación de alto rendimiento moderna. A medida que los centros de datos escalan hacia arquitecturas heterogéneas y cargas de trabajo impulsadas por IA, la industria ha ido necesitando un estándar capaz de unir procesadores, aceleradores y memoria compartida con la misma naturalidad con la que hace décadas adoptamos, por ejemplo, el PCIe. Por eso, con la llegada de CXL 4.0, el ecosistema da otro paso decisivo hacia ese objetivo y abre una etapa donde la modularidad y el rendimiento extremo pasan a ser requisitos reales que todas las compañías van a usar por el potencial de esta nueva versión, pero, ¿qué novedades trae para ser tan importante? Pues pocas, pero muy interesantes.

La especificación 4.0 no se limita a ampliar velocidades como pueda parecer en un primer momento. Más bien reconfigura la arquitectura interna del estándar para responder directamente a las presiones de las nuevas topologías del sector que están siendo impulsadas por NVIDIA, AMD, Google y Amazon.

CXL 4.0: un salto de prestaciones que va más allá de la mayor velocidad

El documento oficial presentado por el consistorio confirma que CXL 4.0 duplica la velocidad hasta los128 GT/s manteniendo PAM4, que era lo esperable, pero también lo hace con el formato Flit y los mecanismos de integridad heredados, logrando con este salto elevar la frecuencia de Nyquist sin comprometer latencia ni eficiencia energética.

Esto es ya de por sí bastante impresionante, pero no se quedan ahí. El estándar sigue enfocado en ofrecer throughput extremo con un FIT inferior a 10 a la menos tres fallos por cada mil millones de horas, una métrica que sitúa estos enlaces en territorios donde la fiabilidad es tan crítica como la potencia bruta. De hecho, en cuanto a fiabilidad es una locura.

La mejora de ancho de banda va acompañada de otros avances estructurales, a saber: se introduce por primera vez un soporte nativo para enlaces x2 y la posibilidad de incorporar hasta cuatro retimers, lo que expande de forma significativa el alcance físico del canal. Esto tiene un impacto directo en centros de datos que necesitan topologías "largas" o diseños donde la señal debe atravesar múltiples saltos.

También aparece la agregación lógica de varios puertos ascendentes, una pieza clave para entornos multi host en los que la latencia podría convertirse en un obstáculo y que era muy criticado con CXL 3.0 dados los saltos de rendimiento en IA actuales.

Varios puertos físicos pueden ser ahora uno solo lógico

El cambio más profundo, sin embargo, llega con los Bundled Ports. La especificación explica esta idea mediante diagramas (imagen superior e inferior) que muestran cómo varios puertos físicos pueden agruparse en un único puerto lógico sin alterar el modelo de enumeración del sistema. La gracia de este enfoque es que permite multiplicar el ancho de banda sin rediseñar el software ni duplicar frecuencias internas.

El ejemplo del white paper de presentación de CXL 4.0 lo resume bien diciendo que un enlace x16 operando a 128 GT/s puede alcanzar 768 GB/s en cada dirección, es decir, 1.536 TB/s de ancho de banda total en una agregación. Esta cifra sitúa a CXL 4.0 en el territorio de aceleradores de gama ultra alta y deja claro hacia dónde se orienta el estándar.

Los Bundled Ports además pueden operar directamente en el modo de Flit de 256 bytes, algo que elimina el overhead del formato de 68 bytes y reduce la complejidad del hardware. Aun así, al menos uno de los puertos agrupados debe ser compatible con 68 bytes para mantener la compatibilidad con versiones anteriores, un equilibrio que el white paper destaca como esencial para que esta transición sea limpia. El diseño también introduce Streamlined Ports para tareas de movimiento masivo de datos, una forma de optimizar el rendimiento interno sin multiplicar circuitería innecesaria.

Mejoras en memoria realmente interesantes que suponen menos inactividad y mayor estabilidad

La memoria también recibe mejoras importantes. CXL 4.0 incorpora mecanismos de reporte más granular para errores corregibles en memoria volátil y añade eventos específicos durante los ciclos de patrol scrub. El estándar permite que el host realice operaciones de Post Package Repair durante el arranque del dispositivo, una estrategia que reduce tiempos de inactividad y asegura que los módulos comiencen a trabajar en condiciones estables.

La posibilidad de realizar memory sparing tanto durante el arranque como en ciclos posteriores añade un nivel de flexibilidad muy necesario en entornos donde detener un servicio no es una opción, y lógicamente, no son pocos los casos donde se juega en esos términos. Según el white paper, estas mejoras están pensadas para fortalecer la resiliencia de memoria en configuraciones desagregadas y en pools compartidos multimodo, algo que está por ver realmente en condiciones reales, porque parece demasiado bueno para ser verdad.

Con todo este conjunto de cambios, que no son pocos precisamente, CXL 4.0 no solo amplía la velocidad del enlace, sino que, como hemos visto, se podría decir que redefine la forma en que se conectan los componentes dentro de un centro de datos. Esta evolución coincide con una industria que avanza hacia arquitecturas cada vez más modulares, con procesadores, aceleradores y memoria repartidos en distintas capas físicas pero unidos por una interconexión que debe comportarse como un único tejido coherente.

En definitiva, podemos sacar como conclusión final que el rendimiento ya no depende únicamente de la potencia de cálculo, sino de la capacidad de mover datos con mínima latencia y máxima fiabilidad. Era el paso esperado, y parece que, sobre el papel, al menos, han cumplido. CXL 4.0 es el estándar que va a definir los centros de datos de todo el planeta a partir de ahora, subiendo el listón un poco más.