Así es el Core Ultra 9 285K visto desde su die shot, ¿habrá caché vertical en Intel? ¿Es su IMC un paso adelante para la memoria DDR5?

El día ha llegado, pero por desgracia no es lo que esperábamos como tal, aunque sí que se desvelan detalles interesantes sobre el principal competidor de AMD en el sector del gaming. El Core Ultra 9 285K ha sido fotografiado mostrando sus imágenes para el llamado die shot, pero no son imágenes de alta resolución por desgracia. De igual forma, aunque no vamos a poder revisar la caché L3 para ver si tiene TSV incorporadas en el Compute Tile, tenemos que hablar del IMC y la RAM una vez más.

Y es que ver las imágenes del silicio revela datos realmente curiosos, sobre todo, en cachés, buses y Tiles, destacando el increíble IMC que ha incorporado Intel para la DDR5. Trataremos también algo curioso sobre él, puesto que los fabricantes de placas base tienen algo que decir al respecto, enlazando con el artículo de ayer del mal llamado "Quad Channel" y la latencia.

Intel Core Ultra 9 285K, su die shot revela qué ha hecho Intel bajo el capó

La primera imagen puede que parezca la más relevante, pero realmente no lo es. Aparte de la disposición de Cores que ya vimos, con la que Intel sorprendió al no agrupar E-Cores y P-Cores juntos como hizo en Raptor Lake-S, sino que dispuso la L3 de manera central y alternó los tipos de núcleos, lo que podemos ver es que la L3 compartida de 36 MB y la L2 de los E-Core tienen una estructura bastante similar dados los diferentes tamaños entre ellas por bloques.

Las L1 de P-Core también se muestran distintas en tamaño y forma, unidas a la L2, que rompe con la estructura de lo que vemos en los E-Core, e incluso están en otro color.

Igualmente, hay elementos que no reconocemos y no comprendemos, sobre todo en la L3, puesto que aunque es común para todos los núcleos indistintamente si son P o E, hay dos bloques que no son simétricos.

Además de esto, vemos el ring bus perfectamente definido en el llamado 1 step entre P-Cores y E-Cores, siempre con acceso a dicha L3, lo que reduce la latencia, pero lo realmente impactante no está en el Compute Tile, sino en el SoC Tile.

Un impresionante IMC como nunca antes se había visto

No, no nos hemos equivocado al subir la imagen al revés, simplemente le hemos dado la orientación que debería tener vista la CPU de frente en la placa base, y así vemos también la disposición de núcleos y todo lo hablado del Hot Spot. Comentado esto y teniendo en cuenta que el SoC Tile es enorme e integra una gran cantidad de elementos, no se puede pasar por alto el tamaño del IMC. En la imagen del mismo está a la derecha, en vertical, muy simétrico y homogéneo, bastante cerca de la conexión entre Tiles D2D que ha dispuesto Intel como Fabric y bus de interconexión.

Esto es muy relevante, no solamente por la latencia que intenta paliar al tener que acceder el Compute Tile al SoC Tile contínuamente, lo cual mata el rendimiento, sino porque la gestión de la memoria, como vimos ayer en detenimiento y por suerte, es clave con tecnologías como Intel Flex o FMA al completo. Recordemos que aunque estas están presentes en los Core anteriores, no están completas, ya que en estos Core Ultra 200S hay novedades nunca vistas que, como veremos, los fabricantes de placas están aprovechando de distinta manera.

¿Por qué? Porque la latencia va a ser un problema en Arrow Lake-S, y esto va a matar el rendimiento en gaming, es su principal talón de Aquiles. Hasta ahora, como se ha visto en los Core 14, la disposición de los slots de RAM en las placas era la típica A1 -> A2 -> B1 -> B2, por la proximidad con el IMC, las pistas en la placa y la gestión del IMC con la DDR5. Esto se arrastra desde antes, desde la DDR4, por lo que como decimos, faltaban tecnologías de gestión como las descritas para aprovechar el 4 x 32 bits en subchannel desarrollado en el artículo anterior.

Bien, lo que vamos a ver con las placas Z890 es que para paliar la latencia y el acceso a los 4 subchannel algunos fabricantes están cambiando el orden de los slots según sus preferencias de diseño y cómo ellos entienden la gestión del IMC de Arrow Lake-S con la memoria CUDIMM y su CKD.

ASUS y ASRock vs MSI, GIGABYTE y BIOSTAR

Ojo al juego que vamos a ver con las placas, porque parece que este inmenso IMC tendrá mucho que decir, ya que por lo pronto y de entrada ha formado dos grupos bien distintos entre los fabricantes, y nos explicamos.

En cuanto a disposición de los slots, tenemos los comentados dos grupos:

• ASUS y ASRock -> configuración A1, A2, B1 y B2
• GIGABYTE, MSI y BIOSTAR -> configuración B1, B2, A1 y A2

Además de esto, hay otro detalle sobre esta disposición, porque el módulo de control que inicia el POST y su comprobación será distinto en ambas configuraciones, como es lógico. En ASUS y ASRock es A2 y B2, mientras que el GIGABYTE, MSI y BIOSTAR son B2 y A2 respectivamente.

Eso nos deja entrever que el canal principal será el 2 dentro del Dual Channel. La pregunta más obvia es, ¿por qué han interpretado los dos grupos de fabricantes la configuración de los slots así? Por dos motivos: unos tienen tecnologías para reducir el ruido e interferencias en la señal de las DDR5, y el resto no.

ASUS y ASRock tienen tecnologías patentadas que mejoran esto, como el comentado NitroPath de hace una semana que explicamos en profundidad, lo que deja a GIGABYTE, MSI y BIOSTAR con el pie cambiado en la configuración en busca de la reducción de la latencia en el acceso de los 4 subchannel.

Más de 100 ns de latencia entre la RAM y el IMC: Intel sufre la arquitectura MCM como la sufrió AMD con el salto a los Ryzen

¿Es tan determinante eso? Entramos en la parte interesante con los últimos datos filtrados. Respuesta corta, sí. La disposición de los bancos de memoria (slots) en la placa va a importar y mucho, tanto que como decimos, solo ASUS y ASRock pueden mantener una configuración "tradicional" sin perder rendimiento, de hecho, seguramente ganen rendimiento a base de menor latencia y más ancho de banda disponible.

Esto no lo podemos confirmar de momento, pero se intuye, y el motivo es que ambos parámetros, latencia y ancho de banda, son un problema, más el primero que el segundo. Los datos filtrados de Chiphell evidencian un pequeño salto en lectura, escritura y copia, pero una desastrosa latencia de nada menos que 105,9 ns.

Para hacernos una idea, con DDR4-3600 C14, apretadas manualmente, se vieron latencias en los procesadores monodie rondando los 40 ns. Con los Core 14 con memorias sobre los 7.200 MHz con timings apretados los valores se acercaban a 60 ns, así que 106 ns es una cifra demasiado alta como para no ser un problema en juegos. Además, no es una frecuencia baja o latencia por las nubes, hablamos de DDR5-8200 y CL40.

El Intel Core Ultra 9 285K y su die shot muestran los problemas de Intel con la latencia y la DDR5 CUDIMM

De hecho, la mayor frecuencia que se va a conseguir con CUDIMM sobre los 9.000 MHz o superiores apenas paliará esto, es un problemón para Intel y ni Flex, ni FMA, ni Dynamic Memory Boost consiguen acercar la latencia a valores de generaciones anteriores, imaginemos si no estuviesen y el IMC no fuese tan masivo... Hubiese sido no una debacle como lo será, sino una catástrofe.

Por lo tanto, la memoria ahora es clave en Arrow Lake-S y de ahí los esfuerzos de Intel con el gigantesco IMC, que por otro lado, no van a ser suficientes ni mucho menos, siendo el principal talón de Aquiles de su arquitectura MCM.