AMD Zen 6: altas frecuencias, Die Bridge fabricado por UMC, packaging para reducir la latencia creado por SPIL con FOEB y caché vertical bajo los CCD

Si a principios de esta semana hablábamos de Fan-Out en Zen 6 y el famosos "Sea of Wires" que incluiría con la tecnología Fanout Link traída de RDNA 3, ahora tenemos confirmación de otra serie de características a raíz de todo el revuelo que se montó con algo que llevamos año y medio diciendo. Lo que era especulación por nuestra parte es una realidad que en 7 días se ha confirmado por diversas fuentes dos veces nada menos, pero hay más. Y es que Zen 6 fabricará el Die Bridge en UMC, y no TSMC, pero el packaging será creado por SPIL mediante FOEB.

La historia se repite y los mismos protagonistas están en liza, aunque esta vez pasamos de las gráficas a los procesadores como tal. AMD ha recurrido a UMC y SPIL en el pasado, por ejemplo para las GPU Vega 10 o Vega 11. Lo importante aquí es entender algo clave: AMD no va a dar pasos atrás, y el precio no va a ser un problema para el usuario.

Zen 6 tendrá Die Bridge y packaging traídos de los aceleradores Instinct y gráficas Radeon

Puede que alguno de vosotros no entienda de qué estamos hablando, de qué novedades trae Zen 6 que lo hacen disruptivo, pese a que lo hemos tratado de forma independiente en el pasado. Vamos a intentar resumirlo y unir toda la información para dar una imagen global más clara, así que daremos por sabidas muchas cosas, no queda otra si no se quiere un artículo gigante.

Zen 6 tiene dos conceptos independientes que ahora se unen: uno, el Die Bridge, que no se había usado nunca antes en las CPU de los rojos, y dos, el packaging como tal, que nos acompaña desde Zen 2. Vamos a coger la base precisamente desde Zen 2 para lanzar los argumentos, así que volvemos al pasado brevemente.

Uno de los principales cambios de Zen 2 frente a Zen 1 era el uso del packaging avanzado, porque si recordamos, aunque se introdujo la era chiplet "moderna" (debate de qué es un chiplet "antes vs ahora" para otro momento) había un die monolítico como tal para los CCD.

Zen 2 fue el cambio más brutal de AMD dentro del nuevo concepto al incluir chiplets, siendo la arquitectura MCM actual. Para conseguirlo, los de Lisa Su recurrieron al llamado packaging mediante Infinity Fabric, el cual se encargó, sorpresivamente, a SPIL, y esto es lo relevante como tal.

SPIL se encargó también de la era de la IA en AMD, usando sus packaging a partir de CDNA 2 en los MI200, así como las Vega y Radeon con HBM. Zen 6 y RDNA 5 volverán a usar su packaging, solo que en cuanto a CPU, que es lo que importa ahora porque es lo que lleva más retraso en este ámbito, ahora se usará la tecnología FOEB, es decir, Fan-Out Embedded Bridge, la cual vamos a explicar también brevemente para dar contexto al siguiente punto.

SPIL Fan-Out Embedded Bridge, el paso necesario para que AMD pueda reducir latencia y consumo en Zen 6

La tecnología de Siliconware Precision Industries no es más que un packaging basado en Fan-Out como el de RDNA 3 con un puente de silicio embedido (Silicon Bridge), es decir, un puente de interconexión de alta densidad para varios chiplets.

Para ello, y como vimos a principios de semana, se necesita un RDL, donde AMD va a colocar la interconexión brutal (denominada por varios como Sea of Wires, no es oficial el nombre) a base de cables nanométricos fuera del chip para unir los chiplets.

Por simplificar la idea en la cabeza: en vez de meter las líneas de interconexión en un interposer, como usa CoWoS, se usa un RDL y un puente de silicio. El resultado es similar, quedando un encapsulado más fino, compacto, de alta densidad, baja latencia, mejor señal y más barato que usar un interposer, mucho más complejo y caro.

Además, ofrece menos limitaciones térmicas, punto al que volveremos al final del artículo tras unirlo con lo siguiente.

Adiós Infinity Fabric tradicional, hola Fan-Out Link D2D con Die Bridge

Entendido todo lo de arriba, queda por explicar ese Die Bridge que irá unido a FOEB, porque aunque no lo parezca, no lo fabricará SPIL, que era lo lógico. Al ser dos partes distintas, AMD puede mover costes para ver qué empresa le ofrece el mejor precio, y ahí ha ganado UMC.

Entendemos que el precio debe ser la bomba para externalizar fuera de SPIL, pero también es cierto que toda la línea de Instinct destinados a IA tienen un Die Bridge desde CDNA 2, así que parece algo realmente sólido y probado en aceleradores mucho más complejos de implementar que Zen 6 en escritorio.

Lo interesante aquí, que se confirma hoy, no es solamente que UMC va a fabricar estos Die Bridge, sino que tanto Olympic Ridge (Zen 6 de escritorio con sus versiones X3D), Medusa Strix y Medusa Halo (Zen 6 para portátiles) también lo usarán.

De manera que todos los chiplets, sean CCD, IOD o GPU, van a tener un Die Brigde de UMC debajo de ellos, que irá conectado al FOEB de SPIL como packaging y todo con la tecnología Fan-Out Link D2D de AMD. Comentado todo, queda un último punto a tratar, la caché vertical y los rumores de precios finales, que es el punto final de la filtración de hoy.

AMD no dará marcha atrás, ni aumentará mucho los precios, ni pretende reducir la frecuencia de sus CPU

Y es que a poco que hayas entendido todo lo explicado y condensado en este artículo ya te habrás dado cuenta de que no se están dando pasos hacia atrás en los rojos, sino hacia delante. Por ello, y aunque se armó mucho ruido con los datos que explicamos hace solamente unos días, y curiosamente se pasó por alto lo que hablamos en 2024, AMD va a seguir empujando en tecnología y características.

Nos referimos al hecho de que no hay marcha atrás tecnológica. Se ha rumoreado que, debido al Die Bridge y a FOEB, la caché vertical volvería arriba del CCD, como en Zen 3 y Zen 4, pero eso no es cierto, ya que, como habrás observado y más partiendo de que TSMC fabricará CCD y IOD en el N2P con BSDPN, todo lo dicho es óptimo para que la caché vertical, la hipotética 3D V-Cache 3.0 de AMD, siga debajo de cada CCD, físicamente hablando.

¿Qué hay de las posibles frecuencias de Zen 6 en todas sus variantes? Pues que no van a disminuir, sino que vistos los datos de TSMC para su N2P, aumenten. La caché vertical en los X3D no será un problema, de hecho, seguramente tenga alguna mejora.

Si viste y leíste el artículo de las patentes que tiene preparado AMD para la 3D V-Cache, posiblemente en Zen 7, entenderás que se están dando pasos de gigante en esta tecnología, y que, como dijimos, estarán igualmente debajo en un orden desde el sustrato hacia arriba tal que así:

• Sustrato, AID (Advanced Interposer Die) a modo de memoria DDR6, nodo secundario (Pair Node), interconexiones internas, nodo avanzado, soldadura térmica, IHS.

Por lo tanto, no hay que temer, se sigue evolucionando el concepto. En cuanto a los precios, habrá un ligero incremento, que no sabemos si llegará finalmente a los consumidores como tal, porque cada CPU tiene un BOM específico y AMD debutará con el N2P, que barato no es precisamente.

Lo que sabemos es que el Die Bridge y el FOEB a modo de packaging no incrementan prácticamente nada el precio de los productos finales, y es algo que se ha comentado alguna vez, puesto que esto viene de largo en Instinct y Radeon. Si hay aumentos de precios, será porque el conjunto y el margen de beneficio de AMD así lo requieren, y si Intel no ofrece competencia con Nova Lake, pues podría darse, y es probable. Visto y explicado todo, sin duda Zen 6 será un paso adelante interesante, tanto en CPU de portátiles como escritorio, y un dolor de cabeza para los azules.